TRA CỨU
thông tin biểu ghi
  • Sách tham khảo
  • Ký hiệu PL/XG: 003 BE-M
    Nhan đề: Logic-timing simulation and the degradation delay model /
DDC 003
Tác giả CN Bellido, Manuel J.
Nhan đề Logic-timing simulation and the degradation delay model / Manuel J. Bellido, Jorge Juan, Manuel Valencia
Thông tin xuất bản London : Imperial College Press, 2006
Mô tả vật lý 267tr. ; 24cm.
Tóm tắt Contents: Fundamentals of Timing Simulation Delay Models: Evolution and Trends Degradation and Inertial Effects CMOS Inverter Degradation Delay Model Gate-Level DDM Logic Level Simulator Design and Implementation DDM Simulation Results Accurate Measurement of the Switching Activity
Từ khóa Computer simulation
Địa chỉ 100Kho Sách tham khảo(3): 102001501-3
00000000nam#a2200000ui#4500
00122445
0022
00457E05517-E5FA-40B7-A110-B23EA65A6D27
005202012030927
008081223s2006 vm| vie
0091 0
020 |a1860945899
039|y20201203092711|zhoangnh
040 |aTGULIB
041 |aen
044 |aenk
082 |a003|bBE-M
100 |aBellido, Manuel J.
245 |aLogic-timing simulation and the degradation delay model / |cManuel J. Bellido, Jorge Juan, Manuel Valencia
260 |aLondon : |bImperial College Press, |c2006
300 |a267tr. ; |c24cm.
520 |aContents: Fundamentals of Timing Simulation Delay Models: Evolution and Trends Degradation and Inertial Effects CMOS Inverter Degradation Delay Model Gate-Level DDM Logic Level Simulator Design and Implementation DDM Simulation Results Accurate Measurement of the Switching Activity
653 |aComputer simulation
852|a100|bKho Sách tham khảo|j(3): 102001501-3
890|a3|b2|c0|d0
Dòng Mã vạch Nơi lưu S.gọi Cục bộ Phân loại Bản sao Tình trạng Thành phần Đặt mượn tài liệu
1 102001501 Kho Sách tham khảo 003 BE-M Sách tham khảo ngoại văn 1
2 102001502 Kho Sách tham khảo 003 BE-M Sách tham khảo ngoại văn 2
3 102001503 Kho Sách tham khảo 003 BE-M Sách tham khảo ngoại văn 3
Không có liên kết tài liệu số nào